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module andd(a,b,q);　output q; input a,b;　reg q;　always @(a,b)if(a==0)begin if(b==0)q=0;　end　else　q=1;endmodule其中，else　 q=1;与哪句语句对应： a.always @(a,b)b.if(a==0)c.if(b==0)q=0;d.endmodule正确答案：if(a==0)

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将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

双向端口在完成输入功能时，可以不使原来呈输出模式的端口呈高阻态。

高阻态z可以在电路模块中被信号所传递。

verilog默认，else与最近的没有else的if相关联。

不完整的条件语句的描述，是verilog描述时序电路的途径之一。

y1 = a^d;y2 = ；6　a　e | c;这两句语句的执行过程是，在第一条语句“y1 = a^d;”被执行后，要延时6个时间单位才能执行第二条语句。

对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。

module andd(a,b,q);　output q; input a,b;　reg q;　always @(a,b)if(a==0)begin if(b==0)q=0;　end　else　q=1;endmodule其中，else　 q=1;与哪句语句对应：

module andd(a,b,q);　output q ;　input a,b;　 reg q;　always @(a,b)if(a==0)if(b==0)q=0;　else　 q=1;endmodule其中，else　 q=1;与哪句语句对应：

beginy1 = ；5 a^b;y2 = ；4 a|b;y3 = ；8 ab;end以上语句共耗时多少个时间单位：

always @(a,b)beginm1 = a ;（）m2 = bm1;（）q = m1|m2; end　当a和b同时从0变为1后，m1,m2与q分别为多少：

根据以下代码，当c=0时，x的值将等于（），if(c)x = k;else　 x = 1'bz;